[La technologie CMOS de 120 à 32 nm : le développement des OPC et RET au secours de la lithographie optique]
A partir de la génération CMOS 120 nm jusqu'à la prochaine plateforme 32 nm, nous sommes entrés dans un nouveau régime lithographique : plus de changement de longueur d'onde (fixée à 193 nm), et de plus en plus près de la résolution théorique ultime. Dans ce contexte, des techniques visant à améliorer la résolution dénommées RET (Resolution Enhancement Techniques) ont été développées pour imprimer les formes correctement et réduire l'écart dans la résolution accessible. Le premières RET développées ont été des illuminations hors axe, des motifs diffractants sous résolus et des masques à décalage de phase. En outre, travailler proche de la résolution limite implique une plus grande distorsion entre l'image voulue du masque et l'image réelle sur la plaquette de silicium. A cet effet, des corrections d'effets de proximité appelées OPC (Optical Proximity Corrections) ont été utilisées largement pour précompenser sur le masque tous les effets non-linéaires, la diffraction optique et les effets d'interférence, la résine et la gravure. Ces technologies OPC et RET sont fondamentalement liées : les techniques RET comme l'illumination hors axe génèrent plus de distorsion et justifient donc le besoin d'OPC plus agressive, et en même temps bon nombres de techniques RET (comme les PSM alternés et les motifs diffractants sous résolus) sont créés grâce aux outils informatiques mis en place en OPC. Depuis sa première utilisation industrielle pour le nœud 120 nm jusqu'aux perspectives en 32 nm l'OPC a vu bien des évolutions. Ceci inclut la généralisation à tous les niveaux lithographiques, le passage à la simulation au niveau du pixel, l'usage de la simulation et de la vérification de toute la puce, l'incorporation dans l'algorithme d'OPC des effets de fenêtre de procédé comme la latitude d'exposition ou la profondeur de champ, ainsi que l'approche par lithographie inverse. Pour la RET on a vu une forte différentiation en fonction du type d'application comme la logique ou les mémoires. En conclusion nous devons considérer la conception du circuit comme une tierce partie qui joue un rôle clé dans cette synergie RET–OPC. Pour utiliser une RET plus agressive et réduire le temps de cycle de développement des recettes d'OPC, des motifs plus réguliers sont considérés comme clés pour le futur : ils permettront aux fabricants de circuits logiques de considérer des options de RET aussi poussées que celles utilisées par les fabricants de mémoires.
Starting from the 120 nm CMOS technology node down to the 32 nm node, we have entered into a new lithographic regime. The wavelength has not changed (only 193 nm), and we move closer and closer to the theoretical optical resolution limit. Therefore, Resolution Enhancement Techniques (RET) have been developed in order to print all shapes properly and close the resolution gap. The primary RET developed are off-axis illumination, sub-resolution assist features and a phase shift mask. Moreover, working closer to the resolution limit implies bigger image distortion between the mask and the silicon. For this purpose OPC (Optical Proximity Correction) has been widely used by making mask pre-compensation of all non linear effects, optical diffraction and interference effects, resist and etch. RET and OPC are also fundamentally linked. RET such as off-axis illumination generates more distortion, and therefore justifies the need of more aggressive OPC, and RET techniques like Alt PSM and sub-resolution assist features are generated through the OPC infrastructure. From its first industrial utilization for 120 nm node to 32 nm prospectively, many evolutions have been seen for OPC. These include the generalisation to all lithographic layers, moving to pixel based simulation, usage of full chip simulation and verification, the incorporation of process window effects like Energy Latitude or Depth of Focus into the OPC algorithm, and inverse lithography approach. For RET, we have seen huge differentiation depending on the type of application, such as logic or memory. In conclusion, we need to consider design as a third party that is playing a key role in this RET–OPC synergy. To use more aggressive RET and reduce the cycle time of OPC recipe development, more regular designs are considered as a key enabler for the future: they will allow logic makers to consider RET options that are pushed as far as those used by memory makers.
Mot clés : OPC, RET, Lithographie optique
Yorick Trouiller 1
@article{CRPHYS_2006__7_8_887_0,
author = {Yorick Trouiller},
title = {From 120 to 32 nm {CMOS} technology: development of {OPC} and {RET} to rescue optical lithography},
journal = {Comptes Rendus. Physique},
pages = {887--895},
publisher = {Elsevier},
volume = {7},
number = {8},
year = {2006},
doi = {10.1016/j.crhy.2006.10.001},
language = {en},
}
Yorick Trouiller. From 120 to 32 nm CMOS technology: development of OPC and RET to rescue optical lithography. Comptes Rendus. Physique, Volume 7 (2006) no. 8, pp. 887-895. doi : 10.1016/j.crhy.2006.10.001. https://comptes-rendus.academie-sciences.fr/physique/articles/10.1016/j.crhy.2006.10.001/
[1] N. Cobb, Fast optical and process proximity correction algorithms for integrated circuit manufacturing, PhD thesis 1998, University of California, Berkeley
[2] et al. Classical control theory applied to OPC correction segment convergence, Proc. SPIE, Volume 5377 (2004), pp. 1198-1206
[3] et al. High accuracy 65 nm OPC verification: Full process window model vs. critical failure ORC, Proc. SPIE, Volume 5754 (2005), pp. 1190-1201
[4] et al. Fast inverse lithography technology, Proc. SPIE, Volume 6154 (2006) (61541J)
[5] et al. Lithography enabling for the 65 nm node gate layer patterning with alternated PSM, Proc. SPIE, Volume 5754 (2005), pp. 215-225
[6] et al. Reducing DfM to practice: the lithography manufacturability assessor, Proc. SPIE, Volume 6156 (2006) (61560K)
Cité par Sources :
Commentaires - Politique